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目 錄第1章 概述11.1 低速設計和高速設計的例子1【案例1-1】 簡化的存儲電路模塊11.1.1 低速設計11.1.2 高速設計21.2 如何區(qū)分高速和低速31.3 硬件設計流程51.3.1 需求分析61.3.2 概要設計71.3.3 詳細設計71.3.4 調(diào)試91.3.5 測試91.3.6 轉(zhuǎn)產(chǎn)101.4 原理圖設計11第2章 高速電路中的電阻、電容、電感和磁珠的選型及應用132.1 電阻的應用132.1.1 與電阻相關的經(jīng)典案例13【案例2-1】 串聯(lián)電阻過大，導致板間告警失敗13【案例2-2】 電阻額定功率不夠造成的單板潛在缺陷14【案例2-3】 電阻在時序設計中的妙用152.1.2 電阻應用要點162.2 電容的選型及應用172.2.1 與電容相關的經(jīng)典案例17【案例2-4】 電容失效導致低溫下硬盤停止工作17【案例2-5】 多次帶電插拔子板導致母板上鉭電容損壞18【案例2-6】 高速電路中電容應用問題導致CPU工作不穩(wěn)定182.2.2 高速電路設計中電容的作用及分析19【案例2-7】 交流耦合電容選擇不當引起數(shù)據(jù)幀出錯20【案例2-8】 利用0612封裝的電容增強濾波性能21【案例2-9】 LDO電源應用中的濾波電容ESR問題22【案例2-10】 高頻電路中1?F +0.01?F是否能展寬低阻抗頻帶242.2.3 高速電路設計常用電容及其應用要點26【案例2-11】 陶瓷電容選型錯誤導致單板丟數(shù)據(jù)包27【案例2-12】 根據(jù)電路要求進行鉭電容選型292.2.4 去耦電容和旁路電容312.3 電感的選型及應用322.3.1 與電感相關的經(jīng)典案例32【案例2-13】 LC低通濾波導致輸出電源電壓紋波偏大32【案例2-14】 大電流通路PI型濾波造成電壓衰減332.3.2 高速電路設計中電感的作用352.3.3 高速電路設計常用電感及其應用要點362.4 磁珠的選型及應用392.4.1 磁珠的濾波機理392.4.2 高速電路設計中磁珠的選型及其應用要點40【案例2-15】 誤用磁珠造成過流保護電路失效412.4.3 磁珠和電感的比較42第3章 高速電路中的邏輯器件選型及高速邏輯電平應用443.1 與邏輯器件相關的經(jīng)典案例44【案例3-1】 邏輯器件輸入端上拉太弱造成帶電插拔監(jiān)測功能失效443.2 邏輯器件應用要點473.2.1 邏輯器件概要47【案例3-2】 邏輯器件驅(qū)動能力過強造成信號振鈴51【案例3-3】 同一型號邏輯器件的差異性造成PHY配置錯誤513.2.2 邏輯器件參數(shù)介紹523.2.3 邏輯器件功耗計算603.2.4 邏輯器件熱插拔功能介紹623.2.5 邏輯器件使用中注意事項的總結683.3 高速邏輯電平應用683.3.1 高速邏輯電平概述68【案例3-4】 差分對走線附近信號分布不均衡造成電磁輻射703.3.2 LVDS邏輯電平介紹及其應用要點71【案例3-5】 空閑輸入引腳處理有誤導致FPGA檢測到錯誤輸入733.3.3 LVPECL邏輯電平介紹及其應用要點753.3.4 CML邏輯電平介紹及其應用要點773.3.5 高速邏輯電平的比較783.3.6 高速邏輯電平的互連及其應用要點78第4章 高速電路中的電源設計874.1 與電源相關的經(jīng)典案例87【案例4-1】 LDO輸出電源電平低于設置值87【案例4-2】 電源芯片欠壓保護電路導致上電時序不滿足設計的要求88【案例4-3】 多電源模塊并聯(lián)工作時的均壓措施894.2 高速電路設計的電源架構904.2.1 集中式電源架構904.2.2 分布式電源架構904.3 高速電路電源分類及其應用要點914.3.1 LDO電源介紹及其應用要點92【案例4-4】 計算LDO工作時的結溫95【案例4-5】 SENSE功能導致電源芯片輸出電壓不穩(wěn)定974.3.2 DC/DC電源介紹及其應用要點100【案例4-6】 計算柵極電流105【案例4-7】 MOSFET同時導通導致MOSFET損壞108【案例4-8】 ?48V緩啟電路中MOSFET燒壞111【案例4-9】 基于ADM1066對多路電源實現(xiàn)監(jiān)控114【案例4-10】 基于LTC1422實現(xiàn)上電速度的控制115【案例4-11】 基于電源芯片實現(xiàn)上電速度的控制115【案例4-12】 基于RC阻容電路實現(xiàn)延時功能116【案例4-13】 上電電流過大引起電感嘯叫116【案例4-14】 輸入電源上電過緩造成輸出電源上電波形不單調(diào)1174.3.3 電源管理1244.3.4 保險管的選型及應用124【案例4-15】 熱插拔單板的保險管選型126第5章 高速電路中的時序設計1275.1 時序設計概述1275.2 時序參數(shù)介紹1275.3 源同步系統(tǒng)時序設計1295.3.1 源同步系統(tǒng)時序設計原理1295.3.2 源同步系統(tǒng)時序設計范例一1315.3.3 源同步系統(tǒng)時序設計范例二1345.4 共同時鐘系統(tǒng)時序設計1365.5 源同步系統(tǒng)與共同時鐘系統(tǒng)的比較137第6章 高速電路中的復位、時鐘設計1396.1 復位電路設計1396.1.1 與復位電路相關的經(jīng)典案例139【案例6-1】 主控板無法通過PCI-X總線查詢到接口板1396.1.2 復位設計介紹及其應用要點141【案例6-2】 存儲模塊讀取的錯誤1416.1.3 專用復位芯片的使用1426.2 時鐘電路設計1456.2.1 與時鐘電路相關的經(jīng)典案例145【案例6-3】 系統(tǒng)時鐘偏快的問題145【案例6-4】 PHY寄存器無法讀取的問題147【案例6-5】 高溫流量測試丟包問題1486.2.2 晶體、晶振介紹及其應用要點150【案例6-6】 利用首個時鐘沿啟動組合邏輯導致CPU工作不穩(wěn)定1536.2.3 鎖相環(huán)及其應用157【案例6-7】 兩級鎖相環(huán)的應用導致MPC8280的PCI時鐘失鎖1626.2.4 時鐘抖動與相位噪聲164第7章 高速電路中的存儲器應用與設計1727.1 與存儲器相關的經(jīng)典案例172【案例7-1】 時序裕量不足導致存儲器測試出錯1727.2 常用存儲器介紹及其應用要點1747.2.1 存儲器概述1747.2.2 SDRAM介紹及其應用要點1767.2.3 DDR SDRAM介紹及其應用要點188【案例7-2】 DLL缺陷造成DDR SDRAM時序出錯192【案例7-3】 VREF不穩(wěn)定造成存儲器讀寫操作出錯1987.2.4 DDR2 SDRAM介紹及其應用要點203【案例7-4】 CPU存儲系統(tǒng)不識別8位內(nèi)存條的問題2117.2.5 SRAM介紹及其應用要點212【案例7-5】 片選處理不當導致SRAM數(shù)據(jù)丟失2147.2.6 FLASH與EEPROM介紹227【案例7-6】 熱插拔導致單板FLASH損壞227【案例7-7】 讀取百兆光模塊信息出錯231第8章 高速電路中的PCB及其完整性設計2328.1 與PCB及完整性設計相關的經(jīng)典案例232【案例8-1】 回流路徑缺陷對高速信號質(zhì)量的影響2328.2 PCB層疊結構與阻抗計算2348.2.1 Core和PP2348.2.2 PCB的層疊結構和阻抗設計2348.3 高速電路PCB設計要點2418.3.1 PCB設計與信號完整性241【案例8-2】 傳輸線的判斷241【案例8-3】 反射的計算242【案例8-4】 DDR SDRAM設計時，終端電阻RTT布放位置的選擇244【案例8-5】 大驅(qū)動電流信號對高速數(shù)據(jù)信號的串擾250【案例8-6】 高速接口器件批次更換造成輻射超標252【案例8-7】 TCK信號出現(xiàn)回溝導致無法通過JTAG接口對CPLD進行加載2568.3.2 PCB設計與電源完整性2578.3.3 PCB設計中的EMC260【案例8-8】 網(wǎng)口指示燈信號線引發(fā)的輻射問題264【案例8-9】 接口芯片與時鐘驅(qū)動器共用電源，導致輻射超標2668.3.4 PCB設計中的ESD防護267【案例8-10】 TVS管布放位置不合理導致靜電放電測試失敗268【案例8-11】 GND和HV_GND混用導致電源控制電路失效2708.3.5 PCB設計與結構、易用性272【案例8-12】 網(wǎng)口指示燈排列順序出錯273【案例8-13】 網(wǎng)口連接器堆疊方式與易插拔特性2738.3.6 PCB設計與散熱2748.3.7 PCB設計與可測試性275參考文獻279