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第1章EDA技術(shù)概述
1．1硬件描述語(yǔ)言
1．2 EDA設(shè)計(jì)流程
1．2．1設(shè)計(jì)輸入
1．2．2綜合與適配
1．2．3時(shí)序仿真與功能仿真
1．2．4編程下載與器件測(cè)試
1．3 QuartusⅡ設(shè)計(jì)環(huán)境
1．4 EDA技術(shù)開(kāi)發(fā)中的IP
習(xí)題與思考題

第2章可編程邏輯器件硬件基礎(chǔ)
2．1可編程器件結(jié)構(gòu)
2．2可編程邏輯器件的分類(lèi)
2．2．1按集成度分類(lèi)
2．2．2按組成結(jié)構(gòu)分類(lèi)
2．2．3按編程工藝分類(lèi)
2．3 PLD電路表示
2．4 GAL器件結(jié)構(gòu)原理
2．5 CPl，D的結(jié)構(gòu)原理
2．6 FPGA的結(jié)構(gòu)原理
2．6．1查找表邏輯結(jié)構(gòu)
2．6．2 CycloneⅢ系列器件的結(jié)構(gòu)原理
2．7 CPl。D／FPGA的編程與配置
2．7．1 CPLD在系統(tǒng)編程
2．7．2 FPGA配置方式
2．7．3用JTAG進(jìn)行FPGA的配置
2．7．4 FPGA專(zhuān)用配置器件
習(xí)題與思考題

第3章VHDL組合電路設(shè)計(jì)
3．1 2選1多路選擇器及其VHDL描述
3．2 IEEE庫(kù)預(yù)定義標(biāo)準(zhǔn)邏輯位與矢量數(shù)據(jù)類(lèi)型
3．3設(shè)計(jì)庫(kù)和標(biāo)準(zhǔn)程序包
3．4 ENTITY(實(shí)體)語(yǔ)句結(jié)構(gòu)和語(yǔ)法含義
3．4．1實(shí)體名
3．4．2端口語(yǔ)句和端口信號(hào)名
3．4．3端口模式
3．4．4數(shù)據(jù)類(lèi)型
3．5  ARCHITECTURE(結(jié)構(gòu)體)語(yǔ)句結(jié)構(gòu)和語(yǔ)法含義
3．5．1賦值符號(hào)和數(shù)據(jù)比較符號(hào)
3．5．2邏輯操作符
3．5．3條件語(yǔ)句
3．5．4進(jìn)程語(yǔ)句和順序語(yǔ)句
3．5．5 IF語(yǔ)句
3．6 8-3線優(yōu)先編碼器VHDl。設(shè)計(jì)
3．7文件保存與文件名
3．8 1位二進(jìn)制全加器的VHDL描述
3．8．1半加器的VHDL描述
3．8．2 CASE語(yǔ)句
3．8．3并置操作符
3．8．4全加器的VHDL描述
3．8．5元件例化語(yǔ)句
3．9硬件乘法器VHDl。設(shè)計(jì)
3．9．1變量
3．9．2信號(hào)
3．9．3進(jìn)程中的信號(hào)與變量賦值特點(diǎn)
3．9一FOR—LOOP循環(huán)語(yǔ)句
3．10參數(shù)傳遞說(shuō)明語(yǔ)句
3．11整數(shù)類(lèi)型
3．12 VHDL操作符
3．12．1移位操作符
3．12．2省略賦值操作符
3．12．3邏輯操作符
3．12．4關(guān)系操作符
3．12．5求和操作符
3．12．6求積操作符
3．12．7符號(hào)操作符
3．12．8混合操作符
3．13數(shù)據(jù)類(lèi)型轉(zhuǎn)換函數(shù)
3．14參數(shù)傳遞映射語(yǔ)句
習(xí)題與思考題

第4章VHDL時(shí)序電路設(shè)計(jì)
4．1基本時(shí)序電路D觸發(fā)器的VHDL描述
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