免费人妻中文不卡无码_日本精品爽爽van在线_久久精品国产99久久丝袜蜜桃_女强人被春药精油按摩bd电影

目錄
第1章概述1
1.1ASIC設(shè)計2
1.2ASIC的類型3
1.3抽象層次5
1.4設(shè)計實例8
1.5應(yīng)該知道的內(nèi)容9
1.6研制過程中的一些重要術(shù)語11
1.7總結(jié)11
第2章ASIC設(shè)計流程.13
2.1ASIC設(shè)計流程 14
2.2FPGA設(shè)計流程 21
2.3思考實例 22
2.4挑戰(zhàn) .23
2.5總結(jié) .24
第3章設(shè)計基礎(chǔ) 25
3.1組合邏輯設(shè)計 26
3.2邏輯結(jié)構(gòu)理解和使用 27
3.3算術(shù)資源和面積 27
3.4數(shù)碼轉(zhuǎn)換器29
3.5選擇器32
3.6級聯(lián)選擇器34
3.7解碼器36
3.8.編碼器38
3.9優(yōu)先級編碼器39
3.10ASIC設(shè)計方法41
3.11練習41
3.12總結(jié)42
第4章時序設(shè)計 43
4.1時序設(shè)計基本元件44
4.2阻塞和非阻塞賦值44
4.3基于鎖存器的設(shè)計48
4.4基于觸發(fā)器的設(shè)計50
4.5復位方法 52
4.6分頻器 .55
4.7同步設(shè)計 58
4.8異步設(shè)計 59
4.9復雜設(shè)計的RTL設(shè)計和驗證 59
4.10練習60
4.11總結(jié)61
第5章重要的設(shè)計考慮因素 63
5.1時序參數(shù)64
5.2亞穩(wěn)態(tài)65
5.3時鐘偏差65
5.4裕量69
5.5時鐘延遲 69
5.6設(shè)計面積 70
5.7速度要求 70
5.8功耗要求 71
5.9什么是設(shè)計約束？72
5.10練習72
5.11總結(jié)73
第6章ASIC設(shè)計中重要的設(shè)計考慮因素75
6.1同步設(shè)計中的考慮76
6.2正時鐘偏差對速度的影響77
6.3負時鐘偏差對速度的影響78
6.4時鐘和時鐘的網(wǎng)絡(luò)延遲79
6.5設(shè)計中的時序路徑80
6.6頻率的計算81
6.7片上變化83
6.8練習83
6.9總結(jié)84
第7章多時鐘域設(shè)計85
7.1多時鐘域系統(tǒng)設(shè)計的基本策略86
7.2多時鐘域設(shè)計的問題 86
7.3架構(gòu)設(shè)計策略88
7.4控制信號路徑和同步 90
7.5多比特數(shù)據(jù)傳輸?shù)奶魬?zhàn)94
7.6數(shù)據(jù)路徑同步器95
7.7總結(jié)98
第8章低功耗的設(shè)計考慮因素99
8.1低功耗設(shè)計介紹100
8.2功耗的來源101
8.3RTL設(shè)計階段的功耗優(yōu)化103
8.4降低動態(tài)功耗和靜態(tài)功耗的技巧107
8.5低功耗設(shè)計架構(gòu)和UPF109
8.6總結(jié)112
第9章架構(gòu)和微架構(gòu)設(shè)計113
9.1架構(gòu)設(shè)計114
9.2微架構(gòu)設(shè)計116
9.3在不同設(shè)計階段使用文檔116
9.4設(shè)計分區(qū)117
9.5多時鐘域及時鐘分組117
9.6架構(gòu)調(diào)整和性能改進118
9.7處理器中微架構(gòu)的調(diào)整策略118
9.8總結(jié)122
第10章設(shè)計約束和SDC命令123
10.1重要的設(shè)計概念125
10.2如何描述約束條件126
10.3設(shè)計挑戰(zhàn)128
10.4綜合過程中使用的重要SDC命令128
10.5約束驗證132
10.6用于DRC、功耗和優(yōu)化的命令133
10.7總結(jié)133
第11章通過RTL的微調(diào)實現(xiàn)設(shè)計的綜合與優(yōu)化135
11.1ASIC綜合136
11.2綜合指南137
11.3FSM設(shè)計與綜合138
11.4復雜FSM控制器的策略139
11.5RTL調(diào)整如何在綜合過程中發(fā)揮作用140
11.6使用RTL調(diào)整的綜合優(yōu)化技術(shù)144
11.7FPGA綜合151
11.8總結(jié)152
第12.章綜合和優(yōu)化技巧153
12.1.介紹154
12.2使用DC進行綜合155
12.3綜合與優(yōu)化流程156
12.4面積優(yōu)化技術(shù)159
12.5設(shè)計分區(qū)和結(jié)構(gòu)化161
12.6編譯策略163
12.7總結(jié)164
第13章設(shè)計優(yōu)化和場景165
13.1設(shè)計規(guī)則約束166
13.2時鐘的定義和延遲167
13.3有用的綜合和優(yōu)化的命令169
13.4時序優(yōu)化和性能改進172
13.5FSM優(yōu)化 177
13.6解決保持時間違例 178
13.7報告命令 178
13.8多周期路徑 181
13.9總結(jié) 182
第14章可測試性設(shè)計 183
14.1為什么需要DFT？ 184
14.2測試設(shè)計中的故障 184
14.3測試185
14.4DFT過程中使用的策略 185
14.5掃描方法 187
14.6掃描鏈的插入 189
14.7DFT期間的挑戰(zhàn) 189
14.8DFT流程和相關(guān)的命令 190
14.9避免DRC違例的掃描鏈插入規(guī)則 191
14.10總結(jié) 192
第15章時序分析193
15.1概述194
15.2時序路徑194
15.3指定時序目標196
15.4時序報告197
15.5解決時序違例的策略199
15.6總結(jié)204
第16章物理設(shè)計205
16.1物理設(shè)計流程206
16.2基礎(chǔ)及重要術(shù)語207
16.3布局和電源規(guī)劃208
16.4電源規(guī)劃209
16.5時鐘樹綜合210
16.6單元放置和布線212
16.7布線213
16.8反.標215
16.9STA和版圖數(shù)據(jù)的簽收215
16.10總結(jié)215
第17章案例：處理器的ASIC實現(xiàn)217
17.1功能理解218
17.2架構(gòu)設(shè)計中的策略219
17.3微架構(gòu)的策略221
17.4RTL設(shè)計與驗證中的策略223
17.5綜合過程中使用的示例腳本224
17.6綜合問題和修復224
17.7預(yù)布局的STA問題225
17.8物理設(shè)計問題227
17.9總結(jié)227
第18章可編程的ASIC技術(shù)229
18.1可編程ASIC230
18.2設(shè)計流程231
18.3現(xiàn)代FPGA結(jié)構(gòu)與元件 .232
18.4RTL設(shè)計和驗證 .235
18.5.FPGA綜合238
18.6FPGA的物理設(shè)計241
18.7總結(jié)244
第19章原型設(shè)計245
19.1FPGA原型246
19.2原型設(shè)計中的綜合策略247
19.3FPGA綜合過程中的約束249
19.4重要的考慮和調(diào)整251
19.5用于FPGA綜合的IOPAD252
19.6原型設(shè)計工具253
19.7總結(jié)254
第20章案例：IP設(shè)計與開發(fā) 255
20.1IP設(shè)計與開發(fā) 256
20.2選擇IP時需要考慮的問題 .256
20.3IP設(shè)計中有用的策略 257
20.4基于多個FPGA的原型設(shè)計 259
20.5H.264編碼器IP設(shè)計與開發(fā) 261
20.6ULSI和ASIC設(shè)計264
20.7總結(jié)265
附錄267附錄A268
附錄B.270