Xilinx FPGA原理與實(shí)踐 基于Vivado和Verilog HDL
定 價(jià)：37 元
叢書名：普通高等教育“十三五”規(guī)劃教材
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- 作者：盧有亮
- 出版時(shí)間：2018/5/1
- ISBN：9787111593348
- 出 版 社：機(jī)械工業(yè)出版社
- 中圖法分類：TP332.1-43
- 頁碼：236
- 紙張：膠版紙
- 版次：1
- 開本：16開
本書以目前流行的Xilinx7系列FPGA的開發(fā)為主線，全面講解FPGA的原理及電路設(shè)計(jì)、VerilogHDL語言及Vivado的應(yīng)用，并循序漸進(jìn)地從組合邏輯和時(shí)序邏輯的開發(fā)開始，深入到FPGA的基礎(chǔ)應(yīng)用、綜合應(yīng)用和進(jìn)階應(yīng)用。本書具有理論和實(shí)踐緊密結(jié)合的特點(diǎn)，在內(nèi)容的設(shè)計(jì)上既重視學(xué)生對(duì)基礎(chǔ)理論知識(shí)的認(rèn)知過程，又通過由易到難的19個(gè)實(shí)踐逐步提高理論知識(shí)及培養(yǎng)開發(fā)能力，為學(xué)生提高FPGA設(shè)計(jì)開發(fā)能力及提高知識(shí)應(yīng)用素質(zhì)提供平臺(tái)與指導(dǎo)。通過本書的學(xué)習(xí)和實(shí)踐，學(xué)生能夠達(dá)到初級(jí)FPGA開發(fā)工程技術(shù)人員的水平。
在電子信息領(lǐng)域. 現(xiàn)場(chǎng)可編程門陣列(ＦＰＧＡ) 廣泛地應(yīng)用在工業(yè)、軍事、醫(yī)療、商業(yè)、能源等各個(gè)行業(yè). 普通高校中通信、電子信息、自動(dòng)化等專業(yè)大多都需要開設(shè)與ＦＰＧＡ 相關(guān)的課程.一般情況下. 學(xué)習(xí)ＦＰＧＡ 的最直接支撐課程是數(shù)字電路. 掌握ＦＰＧＡ 的開發(fā)將拓寬學(xué)生的知識(shí)面. 學(xué)生會(huì)將學(xué)到的內(nèi)容轉(zhuǎn)化為工程實(shí)際應(yīng)用. 對(duì)于學(xué)生的進(jìn)一步深造及有競(jìng)爭(zhēng)力的就業(yè)都有極大的幫助.我從多年數(shù)字電路課程的教學(xué)及ＦＰＧＡ 選修課的教學(xué)中. 以及多年的工程實(shí)踐中提煉了一些經(jīng)驗(yàn)和教訓(xùn). 以寫書作為一個(gè)小小的總結(jié). 希望學(xué)生通過學(xué)習(xí)本書能夠達(dá)到ＦＰＧＡ 開發(fā)工程技術(shù)人員的初步水平.本書選用的是Ｘｉｌｉｎｘ Ａｒｔｉｘ￣７ 系列的ＦＰＧＡ. 因?yàn)樗募夹g(shù)相對(duì)新且具備較高的性價(jià)比. 另外. 這種ＦＰＧＡ 還有可供開發(fā)者直接使用的ＩＰ 核資源. 開發(fā)工具就是Ｘｉｌｉｎｘ 最新的Ｖｉｖａｄｏ 開發(fā)套件. 編程語言選擇Ｖｅｒｉｌｏｇ ＨＤＬ. 為了便于學(xué)生的學(xué)習(xí). 書中有關(guān)ＦＰＧＡ 電路板配置的電路圖保留了廠家的畫法.本書的第一條線索是工程. 我在自己設(shè)計(jì)的硬件平臺(tái)上編寫和實(shí)現(xiàn)了１９ 個(gè)由易到難、循序漸進(jìn)的工程實(shí)例. 而這些工程實(shí)例很多是近年來教學(xué)的總結(jié). 這些實(shí)例分散在第３ 章~ 第７ 章.例如最簡(jiǎn)單的工程是多數(shù)表決器. 就是第３ 章組合邏輯設(shè)計(jì)實(shí)踐的第一個(gè)工程. 非常有利于讀者入門. 通過這個(gè)工程實(shí)例. 學(xué)生可掌握開發(fā)的各個(gè)步驟. 鞏固ＨＤＬ 語言. 是“ 我的第一個(gè)工程”. 最后一個(gè)工程是實(shí)現(xiàn)簡(jiǎn)單的示波器. 需要一些運(yùn)算和處理. 調(diào)用前面工程實(shí)現(xiàn)的模塊和ＩＰ. 最后為了調(diào)試加入的Ｖｉｖａｄｏ 內(nèi)置邏輯分析儀可解決調(diào)試方面的問題. 所有的工程在附錄中都有相應(yīng)表格. 方便讀者查找.第二條線索是工程Ｖｅｒｉｌｏｇ ＨＤＬ 的學(xué)習(xí). 在第２ 章是關(guān)于Ｖｅｒｉｌｏｇ ＨＤＬ 的基礎(chǔ)內(nèi)容. 建議學(xué)生快速學(xué)習(xí). 然后通過后續(xù)章節(jié)的實(shí)踐來真正掌握它. 并不需要死記硬背.第三條線索就是Ｖｉｖａｄｏ 的開發(fā). 包括Ｖｉｖａｄｏ 安裝、工程和文件的組織、綜合實(shí)現(xiàn)及下載、引腳約束、仿真、電路查看、ＩＰ 核的使用和設(shè)計(jì)、Ｖｉｖａｄｏ 下ＸＡＤＣ 及ＢＲＡＭ 的開發(fā)、內(nèi)置邏輯分析儀的使用等. 如果把Ｖｉｖａｄｏ 的開發(fā)作為１ 章. 一個(gè)菜單一個(gè)菜單地描述. 將是效率最低的方法. 因此在第２ 章的后部分進(jìn)行簡(jiǎn)單的描述. 然后在后續(xù)章節(jié)的實(shí)踐中一點(diǎn)一點(diǎn)地應(yīng)用. 自然就掌握了Ｖｉｖａｄｏ.第四條線索是數(shù)字電路的應(yīng)用. 因此第３ 章是組合邏輯設(shè)計(jì). 第４ 章是時(shí)序邏輯設(shè)計(jì). 我認(rèn)為數(shù)字電路是學(xué)習(xí)ＦＰＧＡ 的基礎(chǔ). 而通過ＦＰＧＡ 實(shí)踐能夠真正掌握數(shù)字電路的內(nèi)容.本書的章節(jié)設(shè)計(jì)是:第１ 章是ＦＰＧＡ 基礎(chǔ)及電路設(shè)計(jì). 后續(xù)的開發(fā)需要知道引腳的分配. 所以將電路設(shè)計(jì)放在最前面. 這一章不需要詳細(xì)講. 建議不超過６ 個(gè)學(xué)時(shí).Ⅳ�。兀椋欤椋睿� ＦＰＧＡ 原理與實(shí)踐———基于Ｖｉｖａｄｏ 和Ｖｅｒｉｌｏｇ ＨＤＬ第２ 章是Ｖｅｒｉｌｏｇ ＨＤＬ 語言與Ｖｉｖａｄｏ. 本章所講的Ｖｅｒｉｌｏｇ ＨＤＬ 足夠用了. 都是精華. 但需要更少的學(xué)時(shí). 因?yàn)楣P者知道學(xué)時(shí)非常緊張. 建議６ ~８ 個(gè)學(xué)時(shí).第３ 章是組合邏輯電路設(shè)計(jì)與Ｖｉｖａｄｏ 進(jìn)階. 包含了“ 我的第一個(gè)工程”. 反復(fù)地設(shè)計(jì)多數(shù)表決器. 第二個(gè)工程就使用了ＩＰ 核. 第三個(gè)工程就用第二個(gè)工程的ＩＰ 核來實(shí)現(xiàn). 內(nèi)容雖然少.但是可以用６ ~８ 個(gè)學(xué)時(shí). 讓學(xué)生真正掌握. 原因是這個(gè)時(shí)候?qū)W生的Ｖｅｒｉｌｏｇ ＨＤＬ 編程能力還不夠強(qiáng). 這章后面給出的習(xí)題. 都可以作為課程設(shè)計(jì)的內(nèi)容.第４ 章是時(shí)序邏輯電路ＦＰＧＡ 實(shí)現(xiàn). 通過本章的學(xué)習(xí). 學(xué)生如果認(rèn)真實(shí)踐. 能夠較深入地掌握數(shù)字電路. 對(duì)ＦＰＧＡ 的開發(fā)也能夠更加熟練. 建議用８ ~１０ 個(gè)學(xué)時(shí).第５ 章是ＦＰＧＡ 基本實(shí)踐. 實(shí)現(xiàn)流水燈、數(shù)碼管動(dòng)態(tài)顯示及ＶＧＡ 顯示工程. 將進(jìn)一步提高學(xué)生的開發(fā)和應(yīng)用能力. 教師可以主要講其中的２ ~３ 個(gè)工程實(shí)踐. 其他的留給學(xué)生自學(xué)和自己實(shí)踐. 然后通過答疑和討論課來解決問題. 培養(yǎng)學(xué)生的自主學(xué)習(xí)能力和自主實(shí)踐能力. 建議８ ~１２ 個(gè)學(xué)時(shí).第６ 章是ＦＰＧＡ 綜合實(shí)踐. 包括了兩個(gè)設(shè)計(jì)與實(shí)現(xiàn): 電子秒表的設(shè)計(jì)與實(shí)現(xiàn)、串行異步通信的設(shè)計(jì)與實(shí)現(xiàn). 電子秒表是一個(gè)比較好的綜合性實(shí)踐. 建議只對(duì)于學(xué)習(xí)了微機(jī)原理的學(xué)生講串行異步通信的設(shè)計(jì)與實(shí)現(xiàn)部分. 建議用４ ~８ 個(gè)學(xué)時(shí).第７ 章ＦＰＧＡ 進(jìn)階原理部分的教學(xué)是７ 系列ＦＰＧＡ 芯片的ＸＡＤＣ 及ＢＲＡＭ. 在這個(gè)基礎(chǔ)上進(jìn)一步掌握使用Ｖｅｒｉｌｏｇ 語言和ＩＰ 核等技術(shù)進(jìn)行模擬量采集及存儲(chǔ)器訪問的項(xiàng)目開發(fā)的流程. 并實(shí)現(xiàn)一個(gè)多通道電壓表實(shí)例及一個(gè)示波器實(shí)例. 建議至少應(yīng)講解電壓表的實(shí)現(xiàn). 示波器的實(shí)例可以給學(xué)生們做自學(xué)或挑戰(zhàn)式學(xué)習(xí). 建議６￣８ 個(gè)學(xué)時(shí).附錄Ａ 是引腳說明文件. 是我設(shè)計(jì)的實(shí)驗(yàn)板的基礎(chǔ)文件. 對(duì)看懂電路原理有幫助.附錄Ｂ 是實(shí)驗(yàn)板資源. 包括了所有引腳的說明. 做約束文件時(shí)必須參考.附錄Ｃ 是一種實(shí)驗(yàn)或課程設(shè)計(jì)教學(xué)安排. 供教師布置實(shí)驗(yàn)題或課程設(shè)計(jì)題時(shí)參考.附錄Ｄ 是所有工程例程的分章節(jié)匯總.附錄Ｅ 是一個(gè)大而全的約束文件. 為讀者實(shí)現(xiàn)約束文件節(jié)約時(shí)間.本書的教學(xué)視頻和相關(guān)資源. 將放在中國大學(xué)( ｉｃｏｕｒｓｅ１６３.. ｏｒｇ) 慕課上. 課程名稱為“數(shù)字設(shè)計(jì)ＦＰＧＡ 應(yīng)用”. 本書的代碼和課件、教案、實(shí)驗(yàn)指導(dǎo)書等相關(guān)資源可以在機(jī)械工業(yè)出版社教育服務(wù)網(wǎng)( ｗｗｗ.. ｃｍｐｅｄｕ.. ｃｏｍ) 上獲取. 也可以在愛板網(wǎng)( ｗｗｗ.. ｅｅｂｏａｒｄ.. ｃｏｍ / ｂｐ)獲取和交流. 配套實(shí)驗(yàn)板的更多信息可以在附錄Ｂ 獲取.電子科技大學(xué)的姜書艷、陳瑜、井實(shí)老師對(duì)書籍的編寫及例程的設(shè)計(jì)給予了支持和協(xié)助. 本書的實(shí)驗(yàn)電路板主要由本人及連利波碩士設(shè)計(jì). 趙鵬、謝雄及張桓源也參與了部分工作.感謝機(jī)械工業(yè)出版社吉玲編輯的大力支持. 并和我對(duì)書籍的寫作進(jìn)行了大量的交流. 提出了非常好的建議. 另外. 還要感謝選擇本書的同行及給予我很多建議、支持和幫助的朋友.盧有亮于電子科技大學(xué)
前 言
第1 章 FPGA基礎(chǔ)及電路設(shè)計(jì) 1
�。�. １ ＦＰＧＡ 基礎(chǔ)及７ 系列ＦＰＧＡ 基本原理 １
�。�. １. １ ＦＰＧＡ 概述 １
�。�. １. ２�。疲校牵� 基本邏輯結(jié)構(gòu) ２
１. １. ３�。� 系列ＦＰＧＡ ＣＬＢ ４
１. １. ４�。� 系列ＦＰＧＡ 的ＩＯＢ ８
�。�. １. ５�。� 系列ＦＰＧＡ 及７ａ３５ｔｆｔｇ２５６￣１ 特性 ９
�。�. ２ ＦＰＧＡ 電路設(shè)計(jì) １１
�。�. ２. １ ＦＰＧＡ 的ＢＡＮＫ 電路 １１
�。�. ２. ２�。蹋牛� 驅(qū)動(dòng)電路 １３
�。�. ２. ３ 撥碼開關(guān)電路 １３
�。�. ２. ４ 按鍵電路 １４
�。�. ２. ５ 七段數(shù)碼管驅(qū)動(dòng)電路 １５
�。�. ２. ６�。郑牵� 顯示驅(qū)動(dòng)電路 １７
１. ２. ７�。遥樱玻常� 驅(qū)動(dòng)電路 １９
�。�. ２. ８ 配置電路 ２０
�。�. ２. ９ ＸＡＤＣ 接口和擴(kuò)展接口 ２２
習(xí)題 ２４
第2 章 Verilog HDL 語言與Vivado 25
�。�. １�。郑澹颍椋欤铮� ＨＤＬ 基本結(jié)構(gòu) ２５
�。�. １. １ 一個(gè)簡(jiǎn)單的組合邏輯實(shí)例 ２５
２. １. ２ 一個(gè)簡(jiǎn)單的時(shí)序邏輯實(shí)例 ２７
�。�. １. ３�。郑澹颍椋欤铮� ＨＤＬ 結(jié)構(gòu)要求 ２８
�。�. ２ 數(shù)據(jù)類型及變量、常量 ２９
２. ２. １ 邏輯值和常量 ３０
�。�. ２. ２ 線網(wǎng)型變量ｗｉｒｅ ３０
２. ２. ３ 寄存器類型ｒｅｇ ３１
�。�. ２. ４ 符號(hào)常量 ３２
�。�. ２. ５ 存儲(chǔ)器型變量 ３２
�。�. ３ 運(yùn)算符 ３３
�。�. ３. １ 算術(shù)運(yùn)算符 ３３
２. ３. ２ 邏輯運(yùn)算符 ３３
�。�. ３. ３ 按位運(yùn)算符 ３４
２. ３. ４ 關(guān)系運(yùn)算符 ３４
�。�. ３. ５ 等式運(yùn)算符 ３５
２. ３. ６ 縮減運(yùn)算符 ３５
�。�. ３. ７ 移位運(yùn)算符 ３５
２. ３. ８ 條件運(yùn)算符和拼接運(yùn)算符 ３６
�。�. ３. ９ 運(yùn)算符的優(yōu)先級(jí) ３７
２. ４ 語句 ３７
�。�. ４. １ 賦值語句、結(jié)構(gòu)說明語句、阻塞與非阻塞 ３８
２. ４. ２ 條件語句 ４１
�。�. ４. ３ 循環(huán)語句 ４３
�。�. ５�。郑椋觯幔洌� 初步 ４６
２. ５. １�。郑椋觯幔洌� 獲取和安裝 ４７
�。�. ５. ２�。郑椋觯幔洌� 主界面 ４７
習(xí)題 ５０
第3 章 組合邏輯電路與Vivado 進(jìn)階 51
�。�. １ 我的第一個(gè)工程———多數(shù)表決器 ５１
�。�. １. １ 多數(shù)表決器的分析和邏輯實(shí)現(xiàn) ５１
�。�. １. ２ 多數(shù)表決器的工程創(chuàng)建 ５２
�。�. １. ３ 多數(shù)表決器的Ｖｅｒｉｌｏｇ ＨＤＬ 源文件創(chuàng)建 ５６
３. １. ４ 多數(shù)表決器的Ｖｅｒｉｌｏｇ ＨＤＬ 代碼實(shí)現(xiàn)及ＲＴＬ 分析 ５８
�。�. １. ５ 綜合 ５９
�。�. １. ６ 約束 ６０
３. １. ７ 實(shí)現(xiàn) ６２
�。�. １. ８ 仿真 ６３
３. １. ９ 編程和調(diào)試 ６５
�。�. ２ ３￣８ 譯碼器設(shè)計(jì)和ＩＰ 核 ７０
�。�. ２. １ 譯碼器的實(shí)現(xiàn) ７０
�。�. ２. ２ 譯碼器ＩＰ 核生成 ７５
�。�. ３ 調(diào)用ＩＰ 核實(shí)現(xiàn)多數(shù)表決器 ７８
３. ３. １ 使用７４ｘ１３８ 實(shí)現(xiàn)多數(shù)表決器的設(shè)計(jì) ７８
�。�. ３. ２ 構(gòu)建新工程并調(diào)用ＩＰ 核 ７８
習(xí)題 ８３
目 錄Ⅶ
第4 章 時(shí)序邏輯電路FPGA實(shí)現(xiàn) 84
４. １ 時(shí)鐘同步狀態(tài)機(jī)的設(shè)計(jì) ８４
�。�. １. １ 時(shí)鐘同步狀態(tài)機(jī)及其設(shè)計(jì)流程 ８４
�。�. １. ２ 時(shí)鐘同步狀態(tài)機(jī)設(shè)計(jì)方法構(gòu)建序列發(fā)生器 ８６
�。�. １. ３ 狀態(tài)圖直接描述法實(shí)現(xiàn)序列發(fā)生器 ９０
�。�. ２ 同步計(jì)數(shù)器７４ｘ１６３ 的實(shí)現(xiàn) ９４
�。�. ３ 移位寄存器的實(shí)現(xiàn)和應(yīng)用 ９７
４. ３. １�。罚矗保梗� 的實(shí)現(xiàn) ９７
４. ３. ２ 使用７４ｘ１９４ＩＰ 核實(shí)現(xiàn)１１００１ 序列發(fā)生器 １００
習(xí)題 １０４
第5 章 FPGA基本實(shí)踐 105
�。�. １ 流水燈實(shí)踐 １０５
�。�. １. １ 流水燈的關(guān)鍵設(shè)計(jì) １０５
５. １. ２ 流水燈工程的Ｖｉｖａｄｏ 實(shí)現(xiàn) １０６
�。�. ２ 數(shù)碼管動(dòng)態(tài)顯示實(shí)踐 １１１
�。�. ２. １ 數(shù)碼管動(dòng)態(tài)顯示原理分析 １１１
�。�. ２. ２ 數(shù)碼管動(dòng)態(tài)顯示設(shè)計(jì) １１２
�。�. ２. ３ 數(shù)碼管動(dòng)態(tài)顯示工程的Ｖｉｖａｄｏ 實(shí)現(xiàn) １１３
�。�. ２. ４ 數(shù)碼管動(dòng)態(tài)顯示ＩＰ 核設(shè)計(jì)與實(shí)現(xiàn) １１７
�。�. ２. ５ 調(diào)用ＩＰ 核實(shí)現(xiàn)動(dòng)態(tài)顯示 １２０
�。�. ３ ＶＧＡ 顯示的實(shí)現(xiàn) １２３
�。�. ３. １ ＶＧＡ 顯示基本原理 １２３
�。�. ３. ２ ＶＧＡ 顯示設(shè)計(jì)與實(shí)現(xiàn) １２５
習(xí)題 １３２
第6 章 FPGA綜合實(shí)踐 133
�。�. １ 電子秒表的設(shè)計(jì)與實(shí)現(xiàn) １３３
�。�. １. １ 按鍵消抖 １３３
６. １. ２ 秒表綜合設(shè)計(jì) １３６
�。�. ２�。眨粒遥� 串行接口設(shè)計(jì)及通信實(shí)現(xiàn) １４２
�。�. ２. １ 異步串行接口原理分析 １４２
�。�. ２. ２ 波特率及其他時(shí)鐘信號(hào)發(fā)生模塊設(shè)計(jì) １４３
６. ２. ３ 串行發(fā)送程序設(shè)計(jì) １４５
�。�. ２. ４ 串行接收程序設(shè)計(jì) １４８
�。�. ２. ５ 串行通信頂層程序設(shè)計(jì) １５２
�。�. ２. ６ 串行通信功能測(cè)試 １５３
習(xí)題 １５５
Ⅷ�。兀椋欤椋睿� ＦＰＧＡ 原理與實(shí)踐———基于Ｖｉｖａｄｏ 和Ｖｅｒｉｌｏｇ ＨＤＬ
第7 章 FPGA 進(jìn)階——XADC、BRAM原理及電壓表、示波器設(shè)計(jì) 156
�。�. １ ＸＡＤＣ 基本結(jié)構(gòu)及寄存器 １５６
�。�. １. １�。兀粒模� 邏輯結(jié)構(gòu) １５６
�。�. １. ２�。兀粒模� 對(duì)外連接說明 １５６
�。�. １. ３�。兀粒模� 端口 １５９
７. １. ４�。兀粒模� 狀態(tài)寄存器和控制寄存器 １６０
�。�. １. ５ 操作模式 １６６
�。�. １. ６ ＸＡＤＣ 操作時(shí)序 １６７
�。�. ２ 應(yīng)用ＸＡＤＣ 實(shí)現(xiàn)多路電壓采集及顯示 １６８
７. ２. １ 生成ＸＡＤＣ ＩＰ 核實(shí)例 １６８
�。�. ２. ２ 使用ＸＡＤＣ ＩＰ 核實(shí)現(xiàn)ＸＡＤＣ 序列模式訪問模塊 １７１
�。�. ２. ３�。�/ Ｄ 序列采集和顯示實(shí)現(xiàn) １７５
�。�. ２. ４ 序列采集及顯示測(cè)試 １７９
�。�. ３ 應(yīng)用ＸＡＤＣ 及ＢＲＡＭ 實(shí)現(xiàn)多通道示波器 １８１
７. ３. １ 塊存儲(chǔ)器ＢＲＡＭ 原理 １８１
�。�. ３. ２ 塊內(nèi)存生成ＩＰ 的使用和仿真驗(yàn)證 １８６
�。�. ３. ３ 多通道示波器的設(shè)計(jì)思路 １９２
７. ３. ４ 顯示內(nèi)存設(shè)計(jì)及其訪問模塊構(gòu)建及仿真 １９３
�。�. ３. ５ 波形發(fā)生器模塊設(shè)計(jì)及仿真 １９６
�。�. ３. ６�。郑牵� 顯示驅(qū)動(dòng)模塊設(shè)計(jì)及仿真 ２０２
�。�. ３. ７ 加入邏輯分析儀模塊及頂層模塊實(shí)現(xiàn) ２０６
７. ３. ８ 功能測(cè)試 ２０９
習(xí)題 ２０９
附錄 211
附錄Ａ�。悖罚幔常担簦妫簦纾玻担叮� 引腳說明 ２１１
附錄Ｂ 口袋實(shí)驗(yàn)板資源 ２１８
附錄Ｃ 實(shí)驗(yàn)或課程設(shè)計(jì)教學(xué)安排 ２２９
附錄Ｄ 分章節(jié)代碼匯總 ２３０
附錄Ｅ Ａ 型實(shí)驗(yàn)板參考約束文件 ２３２
參考文獻(xiàn) 236
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